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/* SPDX-License-Identifier: GPL-2.0+ */
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* Copyright 2018 NXP
* Dong Aisheng <aisheng.dong@nxp.com>
*/
#ifndef __DT_BINDINGS_CLOCK_IMX8QXP_H
#define __DT_BINDINGS_CLOCK_IMX8QXP_H
/* SCU Clocks */
#define IMX8QXP_CLK_DUMMY 0
/* CPU */
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/* LSIO SS */
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/* Connectivity SS */
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/* HSIO SS */
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/* Display controller SS */
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/* MIPI-LVDS SS */
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/* IMG SS */
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/* MIPI-CSI SS */
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/* PARALLER CSI SS */
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/* VPU SS */
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/* GPU SS */
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/* ADMA SS */
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/* LPCG clocks */
/* LSIO SS LPCG */
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/* Connectivity SS LPCG */
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/* ADMA SS LPCG */
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#define IMX8QXP_ADMA_LPCG_I2C0_CLK 25
#define IMX8QXP_ADMA_LPCG_I2C1_CLK 26
#define IMX8QXP_ADMA_LPCG_I2C2_CLK 27
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#define IMX8QXP_ADMA_LPCG_FTM0_CLK 33
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#define IMX8QXP_ADMA_LPCG_PWM_HI_CLK 37
#define IMX8QXP_ADMA_LPCG_PWM_IPG_CLK 38
#define IMX8QXP_ADMA_LPCG_LCD_PIX_CLK 39
#define IMX8QXP_ADMA_LPCG_LCD_APB_CLK 40
#define IMX8QXP_ADMA_LPCG_CLK_END 41
#endif /* __DT_BINDINGS_CLOCK_IMX8QXP_H */
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